Fehler bei der Leiterplattenentwicklung kosten Zeit und Geld, lassen sich aber vermeiden. Im Rahmen der Beitragsreihe „Praxistipps“ nehmen wir typische PCB-Designfehler unter die Lupe und geben wertvolles Insiderwissen für die effiziente Gestaltung einer Leiterplatte.
Ein fehlerfreies und serientaugliches PCB-Design ist die Grundvoraussetzung für eine wirtschaftliche Leiterplattenfertigung. Doch gerade beim Layout gibt es gleich an mehreren Stellen typische Herausforderungen und wiederkehrende Fehler, zum Beispiel bei der Gestaltung außenliegender Kupferlagen.
Welche potentiellen Fehlerquellen das genau sind und wie sich diese verhindern lassen, veranschaulicht Thomas Doberitzsch vom Technischen Support der KSG Group.
Kurz & knapp:
So lassen sich Fehler auf außenliegenden Kupferlagen vermeiden
GEBLITZTE PADS VERWENDEN
Ausführung:
Ergebnis:
Lösung:
Es werden gezeichnete Pads verwendet und im Postprocessing ausgegeben.
Bei Check-Routinen und bei der Lötmaske setzten Leiterplattenhersteller geblitzte Pads voraus.
Pads nur geblitzt definieren und im Postprocessing ausgeben.
AUF KUPFERBALANCE ACHTEN
Ausführung:
Ergebnis:
Lösung:
Kupfer wird nicht homogen auf den Signal- und Plane-Lagen verteilt.
Ungleichmäßig verteiltes Kupfer kann zu Wölbungen und Verwindungen führen.
Kupfer unter Berücksichtigung der Kriech- und Luftstrecken immer homogen verteilen, z.B. große Freiflächen mit Kupferflächen belegen.
MINIMALABSTÄNDE EINHALTEN
Ausführung:
Ergebnis:
Lösung:
Der zuverlässige Clearance bzw. die Minimalabstände im Kupfer werden unterschritten.
Entstehung von Sliver oder Pinholes, die bei der Datenaufbereitung korrigiert werden müssen. Dort kann sich sonst der Resist lösen und sich an einer beliebigen Stelle im Layout legen, was das Risiko für einen Kurzschluss oder eine Unterbrechung im Layout erhöht.
Kupferclearance für alle Kupferelemente einhalten – sowohl bei PAD-Anbindungen, bei gleichen und unterschiedlichen Netzten als auch beim Abstand zu non-plated Bohrungen. Das heißt: Minimal-abstände im EDA-System festlegen, per DRC nach Layoutabschluss prüfen und eventuelle Fehler korrigieren.
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Telefon: +49 3721 266-555
E-Mail: ts@ksg-pcb.com
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